次世代半導体パッケージの実装・チップレット集積技術の動向と課題および高精度研削・エッジトリミング技術
★2025年9月19日WEBでオンライン開講。東京工業大学 栗田氏、NEP Tech. S&S ニシダエレクトロニクス実装技術支援 西田氏、株式会社ディスコ 張氏が、【次世代半導体パッケージの実装・チップレット集積技術の動向と課題および高精度研削・エッジトリミング技術】について解説する講座です。
■注目ポイント
★半導体パッケージの実装技術の現状と課題、実装技術の変遷、5G~6G時代に求められるコアテクノロジー、FOWLPや2.xD(2~3.5D)などの新しいパッケージング技術、先端の半導体デバイス製造に必要な高精度の研削技術とエッジトリミング技術、チップレット集積技術についての現状と課題などについて紹介！
- 第1部 東京工業大学 科学技術創成研究院 未来産業技術研究所 特任教授 栗田 洋一郎 氏
- 第2部 NEP Tech. S&S ニシダエレクトロニクス実装技術支援 代表 西田 秀行 氏
- 第3部 株式会社ディスコ 技術開発本部/Principal Technology Coordinator 張 秉得 氏
【1名の場合】55,000円(税込、テキスト費用を含む)
2名以上は一人につき、16,500円が加算されます。
定員：30名
※ お申し込み後、受講票と請求書のURLが自動で返信されます。基本的にはこちらで受付完了です。開催前日16：00までに再度最終のご連絡をいたしますので、しばらくお待ちください。請求書と受講票は郵送ではないため必ずダウンロードください。また、同時に送られるWEBセミナー利用規約・マニュアルを必ずご確認ください。
※ セミナー前日夕方16：00までにWEB会議のURL、事前配布資料のパスワードについては、別途メールでご案内いたします。基本的には、事前配布資料はマイページからのダウンロードの流れとなります。なお、事前配布資料については、講師側の作成完了次第のお知らせになりますので、この点、ご理解のほどお願い申し上げます。
※ 請求書の宛名の「株式会社」や「(株)」の「会社名の表記」は、お客様の入力通りになりますので、ご希望の表記で入力をお願いします。
※ お支払いは銀行振込、クレジット決済も可能です。銀行振込でお支払いの場合、開催月の翌月末までにお支払いください。お支払いの際は、社名の前に請求書番号をご入力ください。
※ 領収書のご要望があれば、お申込み時、領収書要にチェックを入れてください。
※ 2名以上でお申し込みをされた場合は、受講票と請求書を代表者様にご連絡します。
※ 当講座では、同一部署の申込者様からのご紹介があれば、何名でもお1人につき16,500円で追加申し込みいただけます (申込者様は正規料金、お2人目以降は16,500円となります)。追加の際は、申し込まれる方が追加の方を取りまとめいただくか、申込時期が異なる場合は紹介者様のお名前を備考欄にお書きくださいますようお願いいたします。
※ なお、ご参加手続きの際、自宅住所やフリーアドレス、個人携帯番号のみで登録された場合は、ご所属確認をさせいただくことがございます。
【本セミナーの主題および状況・本講座の注目ポイント】
■本セミナーの主題および状況（講師より）
★本講座では、5G時代から6Gへ、AI時代の本格的到来の中、高速・大容量通信/データ処理がもとめられるデジタル型社会において必要不可欠とされる半導体、その実装技術に焦点を当て、現状と課題を探ります。
★近年、ロジックやメモリ等の先端の半導体デバイスおいて、Hybrid Bonding 技術（Cu-Cu ダイレクト接合）を使った W2W 又は D2W の貼り合わせ構造を持つ開発が注目を集めています。
★チップレット集積技術は、大規模な集積回路を複数の小さなチップに分けて製造し、「インターポーザ」と呼ばれる基板上に乗せて１つのパッケージに収める技術のことを指し、半導体の微細化による性能向上の限界が危惧されている中で、飛躍的に増大するテータ・情報量に対応すべく、注目を集めております。
■注目ポイント
★高速・大容量通信/データ処理がもとめられるデジタル型社会において必要不可欠とされる半導体、その実装技術の現状と課題、実装技術の変遷、5G~6G時代に求められるコアテクノロジー、FOWLPや2.xD(2~3.5D)などの新しいパッケージング技術について紹介！
★先端の半導体デバイス製造に必要な高精度の研削技術とエッジトリミング技術について紹介！
★Multi-Die Solution/Chip-let集積についての現状と課題、更なる性能向上のためのパッケージの大型化要求とガラス基板の提案や光電融合の取り組みなどについて紹介！
講座担当：牛田孝平
≪こちらの講座は、WEB上での開催のオンライン講座になります≫
【第1講】 チップレット集積技術の現状と最新動向（仮題）
【時間】 13:00-14:15
【講師】東京工業大学 科学技術創成研究院 未来産業技術研究所 特任教授 栗田 洋一郎 氏
【講演主旨】
【プログラム】
※現在、講師の先生に最新のご講演プログラムをご考案いただいております。完成次第、本ページを更新いたします。
【第2講】 次世代半導体パッケージング,チップレット集積の現状と課題
【時間】 14:25-15:40
【講師】NEP Tech. S&S ニシダエレクトロニクス実装技術支援 代表 西田 秀行 氏
【講演主旨】
5G時代から6Gへ、AI時代の本格的到来の中、高速・大容量通信/データ処理がもとめられるデジタル型社会において必要不可欠とされる半導体、その実装技術に焦点を当て、現状と課題を探る。
実装技術の変遷、5G~6G時代に求められるコアテクノロジー、FOWLPや2.xD(2~3.5D)などの新しいパッケージング技術について、事例を紹介しながら解説する。
ムーアの法則、半導体の微細化による性能向上の限界が危惧されている中で、飛躍的に増大するテータ・情報量に対応すべく、HPC（High Performance Computing）やAI対応のソリューションとして注目を集めている、Multi-Die Solution/Chip-let集積について、その現状と課題について考察する。 課題としての、更なる性能向上のためのパッケージの大型化要求とガラス基板の提案や光電融合の取り組みなどについて紹介する。
System Integrationの本命はSoC(ワンチップ化)か、Multi-Dieか、Silicon-Dieの分割/小形化、Chip-let集積の採用で期待される効果などを解説し、事例を紹介しながら、課題について検討する。 silicon基板か,ガラス基板か,あるいはRDLか、チップレット集積において重要な役割を果たすインターポーザ技術について現状の取り組みを紹介する。
6G時代の到来を見据え、加速する『デジタル化社会』における我が国（日本）の取り組みに焦点を当て、半導体および関連産業の重要性について考える。
【プログラム】
１.背景（はじめに）
1-1 5Gから6Gへ、AI時代の到来
1-2 情報爆発/処理データの増大と、半導体に求められる性能向上
1-3 半導体微細化限界？ More-MooreかMore-Than-Mooreか
２. エレクトロニクス産業/半導体実装の現状
2-1 実装技術の変遷と現状
2-2 業界の水平分業化
2-3 実装技術の役割とは、System Integration
３. チップレット集積の現状と課題
3-1 チップレットとは
3-2 チップレットに期待される効果
3-3 チップレットの現状（事例）
3-3-1 Intel
3-3-2 Samsung
3-3-3 TSMC
3-3-4 AMD
3-3-5 nVIDIA
3-3-6 Fujitsu/RIKEN
3-3-7 Apple
3-3-8 IBM
3-3-9 Huawei
3-4 チップレットの課題
3-4-1 Interposer Technology
3-4-2 Interconnection Technology
４. まとめ（おわりに）
【質疑応答】
【キーワード】
3D-IC, So-IC, 2.xD(2~3.5D), CoWoS, Chiplet集積, Glass (Core) Panel, Hybrid Bonding,
BSPDN/裏面電源供給
【講演のポイント】
国内の状況だけではなく、業界全体、Globalな視点から、最新の動向を調査し、情報を提供する。
講師の過去の経験（Flip Chip/Bare Die Packaging, MCMの研究/開発など）を基に、実用/量産を念頭に、 Practical/Profitable な 考え方を基本とした、解説を行う。
【習得できる知識】
“Chiplet” の概念、Chiplet集積で期待される効果などに関する基本的な理解ができる。
今後、5年後、１０年後の電子デバイス/半導体パッケージに求められることは何か、そのためにはどのような対応が必要か、Globalな観点から、現状を把握し、これからの展望と、何をやらなければいけないか、何ができるかについて、検討するための情報を共有する。特に、産業界で重要視されている、“PPACt”(Power, Performance, Area, Cost, time to market)の観点から、重要視すべきポイントが理解できる。
【第3講】 先端半導体デバイス向けの高精度の研削技術とエッジトリミング技術
【時間】 15:50-16:50
【講師】株式会社ディスコ 技術開発本部/Principal Technology Coordinator 張 秉得 氏
【講演主旨】
近年、ロジックやメモリ等の先端の半導体デバイスおいて、Hybrid Bonding 技術（Cu-Cu ダイレクト接合）を使った W2W 又は D2W の貼り合わせ構造を持つ開発が注目を集めている。本講演では、これらのデバイス製造に必要な高精度の研削技術とエッジトリミング技術について紹介する。
【プログラム】
・DISCOのKKM（Kiru、Kezuru、Migaku）技術の概要
・先端パッケージのトレンドとそのパッケージが求めるもの
・研削加工
- 研削メカニズム
- 加工方式（インフィード研削、クリープフィード研削）
- 研削後のダメージ除去方法
- ２軸構成と３軸構成の研削装置、３軸の使い方
- 仕上げ厚み制御の方法
- ウェーハ面内の厚みバラツキの改善方法
- 先端パッケージ別の研削形態
・エッジトリム加工
- エッジトリムメカニズム
- エッジトリムのタイミング
- トリムの精度向上の方法
・まとめ
【質疑応答】
【キーワード】
研削、研磨、エッジトリム、エッジトリミング、Hybrid Bonding、Chiplet、Grinding, Back grinding, Edge trim, Edge trimming